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일기장 같은 하루, 글. 그림. 영상매체. 표현을 도와주는 기기들. 그리고 새로운 도전 중. 양립하는 것은 정말로 쉽지 않다. 동화다아아

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플립플롭(Flip-Flop)

1. 전원이 공급되는 한, 상태의 변화를 위한 신호가 발생할 때까지 현재의 상태를 유지하는 논리회로

2. 플립플롭 1개가 1Bit를 구성 (2진수 1자리 값을 기억하는 메모리 소자)

3. 레지스터를 구성하는 기본 소자로 2개의 NAND 또는 NOR 게이트를 이용하여 구성

플립플롭

특 징

RS

기본 플립플롭, S R선의 입력을 조절하여 임의의 Bit값을 그대로 유지시키거나 무조건 0 또는 1의 값을 기억시키기 위해 사용

JK

RS에서 S=R=1일 때의 결점(미동작) 보완(모든 FF의 기능 포함)

D

입력하는 값을 그대로 저장하는 기능 수행
RS R선에 인버터를 추가하여 S선과 하나로 묶어서 입력선 구성

T

T=0인 경우 변화가 없고 T=1인 경우 현재의 상태를 토글 시킴
JK FF의 두 입력선을 묶어서 한 개의 입력선으로 구성한 FF

M/S

출력측의 일부가 입력측에 궤환(FeedBack)되어 유발되는 레이스 현상을 없애기 위해 고안된 플립플롭

 

- 1 비트의 정보를 보관․유지할 수 있는 회로이며 순차 회로의 기본 구성요소이다. 컴퓨터의 주기억장치나 CPU 캐시, 레지스터를 구성하는 기본 회로중 하나이다. 조합 회로를 단순하게 하여 조합 논리를 실현하는 회로가 아니고, 입력에 대하여 지연된 하나의 출력을 입력에 피드백 하는 것으로 정보를 보관․유지하는데 사용하는 특징이 있다. 이것을 조합 회로에서 일반적으로 음의 성질로 여겨지는 입력 신호에 대한 출력 신호의 지연을 피드백, 루프를 구성하는 것으로 반대로 사용한 것이 흥미롭다.  플립플롭은 구조상 휘발성이다. 즉 정보는 전원이 있을 때만 보관 유지되며 전원이 차단되면 정보는 사라진다. 플립플롭으로 구성하는 램을 에스램 (SRAM)이라고 부른다.

- 간단히 요약하자면 우리가 흔히 쓰는 메모리를 구성하는 기본 회로이다.

- 조합논리회로와는 달리 정보를 저장할 수 있다는 것이 가장 큰 특징.


R-S 래치(Latch)

S

R

Qn+1

비고

0

0

Qn

불변

0

1

0

리셋

1

0

1

세트

1

1

금지


- R-S 래치(S=0, R=0)

Q = 0 일때  

 Q = 1 일때  

 

- R-S 래치(S=0, R=1)

 Q = 0 일때

Q = 1 일때   


- R-S 래치(S=1, R=0)

Q = 0 일때

 Q = 1 일때

 

- R-S 래치(S=1, R=1)
Q = 0 일때  

Q = 1 일때  

이 경우는 두 출력이 보수관계가 아니므로 입력해서는 절대 안 된다.


 

플립플롭(Flip-Flop)의 종류 - RS, JK, T, D플립플롭


플립플롭이란?

- 출력이 0과 1인 안정된 상태를 가짐

- 두개의 출력은 반드시 보수여야 함

RS플립플롭

- S = 1, R = 1의 입력신호는 금지됨(∵ 두 출력이보수관계가 아님)

- 회로도

 

트리거 방식

- Enable : 직류 전압 레벨이 "1"(High)상태에서 출력이 변화 한다.

- Disable : 직류 전압 레벨이 "0"(Low)상태에서 출력이 변화 한다.

 

Edge 트리거 방식

- 상승 에이지

클럭 입력의 상승구간 즉, "0"상태에서 "1"상태로 천이할 때 출력이 변화 한다.

- 하강 에이지

클럭 입력의 하강구간 즉, "1"상태에서 "0"상태로 천이할 때 출력이 변화 한다.

 

플립플롭(Flip-Flop)의 종류 - RS, JK, T, D플립플롭


플립플롭이란?

- 출력이 0과 1인 안정된 상태를 가짐

- 두개의 출력은 반드시 보수여야 함

RS플립플롭

- S = 1, R = 1의 입력신호는 금지됨(∵ 두 출력이보수관계가 아님)

- 회로도

 

- 진리표

R

S

Q(t+1)

 

0

0

Q(t)

변화 없음

0

1

1

1

0

0

리셋

1

1

-

금지

 

여기서 S는 set(신호를 1로 셋시킨다)의 의미를 지니고 있으며 R은 reset(신호를 0으로 리셋시킨다)의 의미를 지니고 있다.

논리표에서 보면 S와 R이 모두 비활성화상태일 경우 Q(t+1)(다음상태)은 현재상태를 유지하게 되는 불변상태를 지니게 된다. R만 활성화 상태인 경우 신호는 reset되며 다음상태는 0으로 바뀌게 된다. S만 활성화 된 경우 다음상태는 1로 바뀌게 되며 둘 다 활성화 상태인 경우에는 다음 신호를 결정짓지 못하고 만약 실제 회로에서 이런 신호가 들어온다면 오류가 발생하거나 하드웨어가 망가지게 된다. (이런 단점을 보완한 것이 JK플립플롭이다.)

- 여기표

 Q(t)

 Q(t+1) 

 S 

 R 

 0

 0

 0

 X

 0

 1

 1

 0

 1

 0

 0

 1

 1

 1

 X

 0


여기표의 의미는 현재상태(Q(t))에 대한 다음상태(Q(t+1))를 정해놓고 입력 값이 어떤 것이 들어와야 하는 지를 결정하는 표이다.
그래서 현재 상태 0에서 다음상태 0으로 가는 입력 값은 현재 상태에서 불변 혹은 reset시키면 현재 상태 0에서 다음상태 0으로 간다. 그래서 여기표에서 보면 S가 0, R이 X로 표시되어 있는데 이것은 R의 값이 어떤 것이든 S가 0이 들어오면 현재 상태 0에서 다음상태 0으로 변한다는 의미가 된다.
아래도 마찬가지로 현재 상태 0에서 다음상태 1로 된다는 것은 set밖에 없으므로 S가 1 R이 0 인 상태가 되어야한다는 말이고 아래 현재 상태 1에서 다음상태 0이 된다는 것은 reset시켜야 한다는 의미이고 1에서 1로 간다는 것은 불변, 혹은 set이기 때문에 S값에 상관없이 R만 무조건 0이라면 그 상태가 된다는 의미를 가지고 있다.



 

JK플립플롭

- RS플립플롭에 AND게이트를 추가해서 금지조건을 해제 (헌재상태의 반전 출력)

- RS플립플롭과 T플립플롭을 결합한 것이다.

- RS플립플롭에서 입력이 1,1 일 때 처리하지 못하는 것을 보완하여 입력 두개의 값이 모두 1일 때 반전하는 성질을 가지고 있다.

- 회로도

JK플립플롭

- 진리표

R(K)

S(J)

Q(t+1)

 

0

0

Q(t)

변화 없음

0

1

1

1

0

0

리셋

1

1

Q‘(t)

보수

- 여기표

 Q(t)

 Q(t+1) 

 J 

 K 

 0

 0

 0

 X

 0

 1

 1

 X

 1

 0

 X

 1

 1

 1

 X

 0


 T플립플롭

- T플립플롭은 토글(toggle) 플립플롭 혹은 트리거(trigger) 플립플롭이라고도 한다.

- JK플립플롭을 변형시킨 것으로 T에 1이 입력되면 보수가 출력 됨

- 회로도

SR플립플롭

JK플립플롭 

D플립플롭


T

Q(t+1)

 

0

Q(t)

변화 없음

1

Q'(t)

보수

 

- 특성식

Q(t+1) = T (+) Q = TQ' + T'Q


 

D플립플롭

- RS플립플롭 또는 JK플립플롭을 변형시킨 것으로 입력신호가 그대로 출력 됨

- D 플립플롭은 RS플립플롭에 약간 변형을 가한 것으로 데이터 플립플롭이라고도 한다.

- 다음 상태는 무조건 입력 D값과 같게 만든다. 보통 데이터의 지연을 위해 사용하기에 딜레이 플립플롭이라고도 한다.

- 회로도  

SR플립플롭

JK플립플롭

T

Q(t+1)

 

0

0

리셋

1

1

- 특성식

Q(t+1) = D



[참고]

플립플롭의 내부구조 여행(http://gongmo.edu-i.org/2001/ibeom/FRAME.html)

플립플롭(Flip-Flop) - RS, JK, T, D플립플롭(http://blog.tokoneria.wo.tc/130049295242)

플립플롭(http://blog.naver.com/hh_love_gh?Redirect=Log&logNo=90108903127)
What is Flipi-Flop(http://bombofmetal.tistory.com/489)

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Posted by 동화다아아

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